Cadence數(shù)字和定制/模擬設計流程獲得臺積電N3E 和N2工藝技術認證

5月9日消息，楷登電子（美國Cadence 公司）近日宣布，Cadence 數(shù)字和定制/模擬設計流程已通過臺積電（TSMC）N3E 和 N2 先進工藝的設計規(guī)則手冊（DRM）認證。兩家公司還發(fā)布了相應的 N3E 和 N2 制程設計套件（PDK），以加快在上述節(jié)點的移動、人工智能和超大規(guī)模計算的 IC 設計創(chuàng)新?？蛻粢验_始積極使用這些新的工藝節(jié)點和經(jīng)過認證的 Cadence? 流程來實現(xiàn)功率、性能和面積（PPA）目標，簡化模擬遷移過程，并縮短上市時間。

Cadence 和 TSMC 緊密合作，確保其完整的 RTL-to-GDS 流程符合 TSMC 的 N3E 和 N2 節(jié)點要求，其中包括Innovus?Implementation System、Quantus?Extraction Solution 和 Quantus Field Solver、Tempus?Timing Signoff Solution 和 ECO Option、Pegasus?Verification System、Liberate?Characterization Portfolio、Voltus?IC Power Integrity Solution 以及 Voltus-Fi Custom Power Integrity Solution。Genus?Synthesis Solution結合預測性質(zhì)的 iSpatial 技術也支持最新的 N3E 和 N2 技術。

完整的 Cadence 數(shù)字實現(xiàn)和簽核流程支持一系列新的設計特征，包括為了在 N3E 節(jié)點上實現(xiàn)最佳 PPA 結果，從綜合到簽核工程變更命令（ECO）都可以使用原生的混合單元行優(yōu)化技術；以及對單元引腳對齊和連接的支持。該流程可供客戶快速采用，以便他們體驗最新的 TSMC N3E 和 N2 工藝技術所帶來的優(yōu)勢。

Cadence Virtuoso?Studio，包括 Virtuoso Schematic Editor、Virtuoso ADE Suite 和 Virtuoso Layout Suite，以及 Spectre?Simulation Platform，包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS) 和 Spectre RF Option，這些產(chǎn)品在管理工藝角仿真、統(tǒng)計分析、設計中心化和電路優(yōu)化上均做了改進。最新的 Virtuoso ADE Suite 架構能夠在現(xiàn)代計算集群或公有云/私有云中并行運行多達數(shù)千個仿真點，從而幫助用戶優(yōu)化設計。

Virtuoso Layout Suite 包含多項創(chuàng)新，旨在提供更高效的 IC layout，以提供更好的性能和擴展性；基于網(wǎng)格的結構化器件擺放方法，在布局、布線、填充和 dummy 的插入上具有互動式的助理功能；一個新的器件級自動布線工具，旨在解決先進制程節(jié)點上的挑戰(zhàn)；在 TSMC 先進制程節(jié)點上跨節(jié)點移植定制設計和 layout，具有增強的模擬遷移和 layout 重用功能；集成的寄生參數(shù)提取和 EM-IR 檢查；以及結合 Pegasus Verification Solution，進行集成式簽核級別的物理驗證能力。

生成海報

免責聲明：本網(wǎng)站內(nèi)容主要來自原創(chuàng)、合作伙伴供稿和第三方自媒體作者投稿，凡在本網(wǎng)站出現(xiàn)的信息，均僅供參考。本網(wǎng)站將盡力確保所提供信息的準確性及可靠性，但不保證有關資料的準確性及可靠性，讀者在使用前請進一步核實，并對任何自主決定的行為負責。本網(wǎng)站對有關資料所引致的錯誤、不確或遺漏，概不負任何法律責任。任何單位或個人認為本網(wǎng)站中的網(wǎng)頁或鏈接內(nèi)容可能涉嫌侵犯其知識產(chǎn)權或存在不實內(nèi)容時，應及時向本網(wǎng)站提出書面權利通知或不實情況說明，并提供身份證明、權屬證明及詳細侵權或不實情況證明。本網(wǎng)站在收到上述法律文件后，將會依法盡快聯(lián)系相關文章源頭核實，溝通刪除相關內(nèi)容或斷開相關鏈接。